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VHDL语言完成4位十进制计数器、4位锁存器、测频控制器的设计88


电子设计自动化实验 实验名称 实验设备 (1)EDA 实验箱(型号 ),(2)计算机,(3)EDA 软件(QuartusII) 实验目的 1、 熟悉 EDA 软件(QuartusII)的硬件描述语言输入设计方法; 2、 掌握 VHDL 语言的层次化设计方法和仿真分析方法; 3、 了解功能仿真、时序仿真和时序参数分析的意义。 实验内容 1、 用 VHDL 语言完成 4 位十进制计数器、4 位锁存器、测频控制器的设计,包括 编译、综合、仿真;** 2、 采用层次化设计的方法,用 VHDL 语言的元件例化语句写出 4 位十进制频率计的 顶层文件,并分别给出其测频功能和时序仿真分析波形图,并加以分析;** 3、 用 EDA 实验箱进行硬件验证,并分析测量结果;建议硬件测试实验电路采用 NO.0 电路结构,待测信号 F_IN 接 clock0;测频控制时钟 CLK 接 clock2;** 4、 在 2 基础上将其扩展为 8 位十进制频率计,或带译码输出的 4 位十进制频率计。 实验报告要求 根据以上实验内容写出实验报告: 1、 简述 4 位频率计模块的工作原理及其设计、编译、仿真分析过程; 2、 给出模块设计文件、仿真测试文件、仿真结果波形图及其分析报告; 3、 简述硬件验证过程和验证结果。 综合性实验二、硬件描述语言的层次化设计

1、 简述 4 位频率计模块的工作原理

根据频率的定义和频率测量的基本原理,测定信号的频率必须有一个脉宽为 1 秒的对 输入信号脉冲计数允许的信号;1 秒计数结束后,计数值锁入锁存器的锁存信号和为 下一测频计数周期作准备的计数器清 0 信号。 这 3 个信号可以由一个测频控制信号发生器产生,即 TESTCTL,它的设计要求是, TESTCTL 的计数使能信号 CNT_EN 能产生一个 1 秒脉宽的周期信号,并对频率计的每 一计数器 CNT10 的 ENA 使能端进行同步控制。当 CNT_EN 高电平时,允许计数;低 电平时停止计数,并保持其所计的脉冲数。 在停止计数期间,首先需要产生一个锁存信号 LOAD,在该信号上升沿时,将计数器 在前 1 秒钟的计数值锁存进各锁存器 REG4B 中,并由外部的 7 段译码器译出,显示 计数值。 设置锁存器的好处是,显示的数据稳定,不会由于周期性的清零信号而不断闪烁。锁 存信号之后,必须有一清零信号 RST_CNT 对计数器进行清零,为下 1 秒钟的计数操 作作准备。 每一个计数器 CNT10 有 4 位输出(0000~1001 分别表示十进制中的 0~9),因此需 要用四片 CNT10。四片 CNT10 应串接起来,当前一片 CNT10 产生进位信号后,由 CARRY_OUT 输出跳变高电平,引入下一片 CNT10(也即输入时钟信号 CLK)。 四位十进制计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN

IF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器异步复位 ELSIF CLK'EVENT AND CLK='1' THEN IF EN = '1' THEN --检测时钟上升沿

--检测是否允许计数(同步使能) --允许计数, 检测是否小于 9 --大于 9,计数值清零

IF CQI < 9 THEN CQI := CQI + 1; ELSE END IF; END IF; END IF; IF CQI = 9 THEN COUT <= '1'; ELSE END IF; CQ <= CQI; END PROCESS; END behav; 四位寄存器 LIBRARY IEEE; --4 位锁存器 USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG4B IS PORT ( LK : IN STD_LOGIC; --将计数值向端口输出 COUT <= '0'; CQI := (OTHERS =>'0');

--计数大于 9,输出进位信号

DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END REG4B; ARCHITECTURE behav OF REG4B IS BEGIN PROCESS(LK, DIN) BEGIN IF LK'EVENT AND LK = '1' THEN DOUT <= DIN; END IF;

END PROCESS; END behav; 测频器 LIBRARY IEEE; --测频控制电路 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY FTCTRL IS PORT (CLKK : IN STD_LOGIC; CNT_EN : OUT STD_LOGIC; RST_CNT : OUT STD_LOGIC; Load : OUT STD_LOGIC END FTCTRL; ARCHITECTURE behav OF FTCTRL IS SIGNAL Div2CLK : STD_LOGIC; BEGIN PROCESS( CLKK ) BEGIN IF CLKK'EVENT AND CLKK = '1' THEN Div2CLK <= NOT Div2CLK; END IF; END PROCESS; PROCESS (CLKK, Div2CLK) BEGIN IF CLKK='0' AND Div2CLK='0' THEN RST_CNT<='1';-- 产生计数器清零信号 ELSE RST_CNT <= '0'; END IF; END PROCESS; Load <= NOT Div2CLK; END behav; CNT_EN <= Div2CLK; -- 1Hz 时钟 2 分频 ); -- 1Hz -- 计数器时钟使能 -- 计数器清零 -- 输出锁存信号

实验记录: 1、 仿真分析(目标芯片型号 ,待测信号频率 FIN=132*CLK,XX 为末两位学号) 测频控制器工作时序波形:

4 位频率计工作时序波形:(功能仿真分析)

4 位频率计工作时序波形:(时序仿真分析)

编译结果

8 位频率计

8 位频率计工作时序波形:(功能仿真分析)

8 位频率计工作时序波形:(时序仿真分析)

编译、综合和适配频率计顶层设计文件,完全通过,设计到目前为止正确无误。 小结:通过实验完成设计 4 位十进制频率计,学习较复杂的数字系统设计方法;深入 学习数字系统设计的方法与步骤;用 VHDL 硬件描述语言进行模块电路的设计。熟悉 4 位十进制频率计的工作原理以及各个模块的功能。

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